ID bài viết: 000079907 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/07/2014

Cổng lệnh Bộ điều khiển SDRAM HPS nào được liên kết với giao diện AXI nào?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bộ điều khiển HPS SDRAM Cyclone® V và Arria® V cho phép tối đa 3 giao diện AXI™. Phần sau đây cho thấy ánh xạ của cổng lệnh bộ điều khiển SDRAM tới kênh đọc/ghi giao diện AXI.

    • Cổng lệnh 0: f2h_sdram0 lệnh AXI Read
    • Cổng lệnh 1: f2h_sdram0 lệnh AXI Write
    • Cổng lệnh 2: f2h_sdram1 lệnh AXI Read
    • Cổng lệnh 3: f2h_sdram1 lệnh AXI Write
    • Cổng lệnh 4: f2h_sdram2 lệnh AXI Read
    • Cổng lệnh 5: f2h_sdram2 lệnh AXI Write

    Độ phân giải

    Thông tin này được bao gồm bắt đầu từ bản phát hành 15.1 của Sổ tay Arria® V và Cyclone® V.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.