ID bài viết: 000079490 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 13/08/2013

PLL hoạt Intel FPGA IP hoạt động khi cổng areset được chuyển và có yêu cầu khi nào có thể được chuyển đổi sau không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Trên đường biên đang tăng (gợi ý) của chân cắm areset vòng lặp bị khóa pha (PLL), tất cả các bộ đếm PLL được xóa và VCO được đặt thành tần số trung tâm danh nghĩa.  Để đảm bảo hoạt động chính xác của PLL, có một máy trạng thái hoạt động từ đồng hồ đầu vào đến PLL (refclk) để kiểm soát thời gian đặt lại bên trong.

Máy trạng thái bắt đầu quá trình lấy PLL ra khỏi thiết lập lại từ cạnh phía trước của areset.  Quá trình này yêu cầu hoàn thành 1.024 chu kỳ refclk .  Bất kỳ cạnh gia tăng nào của areset sẽ bị bỏ qua trong 1.024 chu kỳ refclk này và PLL sẽ không được giữ lại.

Độ phân giải

Không được đặt lại trong vòng 1.024 chu kỳ refclk mà nó được deasserted.

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Cyclone® V SE

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.