ID bài viết: 000079255 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 04/03/2014

* Lỗi: Tham số mô-đun 'CFG_CMD_GEN_OUTPUT_REG' không tìm thấy để ghi đè alt_mem_ddrx_controller.v

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Bộ điều khiển DDR3 SDRAM với IP FPGA Intel® UniPHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy lỗi trên khi mô phỏng bộ điều khiển DDR3 UniPHY của mình với ModelSim-Intel® FPGA. Nguyên nhân của lỗi là do đặt hàng thư viện biên dịch trong cuộc gọi ModelSim vsim compboration.

    Độ phân giải

    Bạn phải đảm bảo thư viện chứa các tệp được biên dịch DDR3 được liệt kê trước tiên trong lệnh. Trong trường hợp này, thư mục công việc chứa các tệp được biên dịch DDR3:

    vsim -novopt -t ps -L làm việc -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L altera_mf -L altera_lnsim -L stratixiv <top_level_filename>

    Bạn nên làm theo yêu cầu tệp và thư viện trong tệp msim_setup.tcl được cung cấp trong thư mục <IP_variation_name>_sim/mentor .

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 20 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Arria® II GZ
    FPGA Stratix® III
    FPGA Stratix® IV GX
    FPGA Stratix® IV GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA Stratix® IV E
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.