Bạn có thể thấy lỗi trên khi mô phỏng bộ điều khiển DDR3 UniPHY của mình với ModelSim-Intel® FPGA. Nguyên nhân của lỗi là do đặt hàng thư viện biên dịch trong cuộc gọi ModelSim vsim compboration.
Bạn phải đảm bảo thư viện chứa các tệp được biên dịch DDR3 được liệt kê trước tiên trong lệnh. Trong trường hợp này, thư mục công việc chứa các tệp được biên dịch DDR3:
vsim -novopt -t ps -L làm việc -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L altera_mf -L altera_lnsim -L stratixiv <top_level_filename>
Bạn nên làm theo yêu cầu tệp và thư viện trong tệp msim_setup.tcl được cung cấp trong thư mục <IP_variation_name>_sim/mentor .