ID bài viết: 000079111 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 13/08/2012

Làm cách nào để ngăn phần mềm Quartus II hợp nhất PLC trong thiết kế của tôi?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể tắt kết hợp PLL trong phần mềm Quartus® II bằng cách thêm bài tập sau vào tệp .qsf của bạn:

set_global_assignment -name AUTO_MERGE_PLLS OFF

Bạn cũng có thể truy cập cài đặt này từ Menu Bài tập, bằng cách nhấp vào Cài đặt -> Cài đặt Bộ phù hợp -> đặt phù hợp hơn.

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA Stratix® V
FPGA Stratix® IV
FPGA Stratix® III
FPGA Stratix® II
FPGA Stratix®
FPGA Intel® MAX® 10
FPGA Cyclone® V và FPGA SoC
FPGA Cyclone® IV
FPGA Cyclone® III
FPGA Cyclone® II
FPGA Cyclone®
FPGA Intel® Arria® 10 và FPGA SoC
FPGA Arria® V và FPGA SoC
FPGA Arria® II
FPGA Arria® GX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.