ID bài viết: 000078970 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 17/06/2016

Làm thế nào để thiết lập Stratix V PCIe HIP để yêu cầu cài đặt trước 9 để cải thiện thế hệ thứ 3 nhận được biên mắt?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    IP cứng Stratix® V của PCI Express® yêu cầu các đối tác liên kết truyền dữ liệu Thế hệ thứ 3 bằng cách sử dụng mặc định đặt trước 7 hoặc đặt trước 8 theo mặc định.  Tùy thuộc vào đặc điểm kênh, việc sử dụng preset 9 cho IP cứng yêu cầu preset cùng với băng thông đầy đủ để đạt được tần số cao nhất của bộ chỉnh âm có thể cung cấp lợi thế mắt tốt hơn ở máy thu IP cứng.

    Độ phân giải

    Thực hiện theo các bước dưới đây để triển khai công việc xung quanh.

    a) Để sửa đổi RTL IP cứng để yêu cầu đối tác liên kết của mình truyền với preset Gen3 9, hãy làm theo các bước dưới đây.

    1. Chỉnh sửa số đã tạo altpcie_sv_hip_ast_hwtcl.v tập tin nằm trong \top\synthesis\submodule\

    2. Thay đổi các dòng sau đây từ:

    localparam [17:0]gen3_coeff_1 = ( hwtcl_override_g3rxcoef==1 )?gen3_coeff_1_hwtcl [17:0]: 18\'h7;

    localparam [17:0]gen3_coeff_2 = ( hwtcl_override_g3rxcoef==1 )?gen3_coeff_2_hwtcl [17:0]: 18\'h8;

    localparam [17:0]gen3_coeff_3 = ( hwtcl_override_g3rxcoef==1 )?gen3_coeff_3_hwtcl [17:0]: 18\'h7;

    localparam [17:0]gen3_coeff_4 = ( hwtcl_override_g3rxcoef==1 )?gen3_coeff_4_hwtcl [17:0]: 18\'h8;

    Để

    localparam [17:0]gen3_coeff_1 = ( hwtcl_override_g3rxcoef==1 )?gen3_coeff_1_hwtcl [17:0]: 18\'h9;

    localparam [17:0]gen3_coeff_2 = ( hwtcl_override_g3rxcoef==1 )?gen3_coeff_2_hwtcl [17:0]: 18\'h9;

    localparam [17:0]gen3_coeff_3 = ( hwtcl_override_g3rxcoef=1 )?gen3_coeff_3_hwtcl [17:0]: 18\'h9;

    localparam [17:0]gen3_coeff_4 = ( hwtcl_override_g3rxcoef==1 )?gen3_coeff_4_hwtcl [17:0]: 18\'h9;

    b) Thêm bài tập dưới đây cho mỗi chân thu phát cho PCIe IP bạn đang nhắm mục tiêu với thay đổi này.

    set_instance_assignment -name XCVR_RX_EQ_BW_SEL BW_FULL_12P5 –to

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Arria® V GZ
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.