ID bài viết: 000078896 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 17/07/2014

Lỗi: {variation_name}_p0_pin_map.tcl: Không tìm thấy đồng hồ tham chiếu PLL

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy lỗi trên khi đầu vào đồng hồ tham chiếu PLL vào bộ điều khiển bộ nhớ dựa trên UniPHY được cho ăn từ một PLL khác. Mặc dù không nên dùng plLs cascade, nó được cho phép và thiết kế nên biên dịch với các cảnh báo nhưng không có lỗi.

    Nguyên nhân của lỗi trên là do số lượng cấp bậc của đồng hồ tham chiếu đã vượt quá giá trị trong quy trình _p0_get_input_clk_id trong tệp _p0_pin_map.tcl.

    Độ phân giải

    Thực hiện các bước sau để khắc phục lỗi:

    • Mở tệp _p0_pin_map.tcl
    • Tìm kiếm chuỗi results_array 9
    • Thay đổi giá trị từ 9 thành giá trị lớn hơn, ví dụ: 20
    • Lưu tệp _p0_pin_map.tcl
    • Biên dịch lại thiết kế và bạn không nên thấy lỗi trên

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V GS

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.