ID bài viết: 000078874 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao liên kết PCIe không phù hợp với tốc độ Gen2 khi cả lõi RP và EP PCIe hỗ trợ Gen2?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Nếu cả hai thiết bị RP và EP PCIe hỗ® trợ Gen2 và liên kết chỉ xuất hiện ở tốc độ Gen1,
sau đó, đây có thể là vấn đề thiết lập.

Theo thông số kỹ thuật cơ bản của PCIe, khi liên kết nhập thành công vào L0 trong thế hệ thứ 1, phần mềm phải đặt bit 5 thanh ghi Kiểm soát liên kết trong cổng gốc để kích hoạt liên kết đào tạo lại cho đàm phán Gen2.

Đối với Altera® nhân PCIe, thanh ghi Kiểm soát Liên kết được đặt ở 0x90 gian cấu hình PCI.

Các sản phẩm liên quan

Bài viết này áp dụng cho 5 sản phẩm

FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Cyclone® IV GX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.