ID bài viết: 000078841 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 06/08/2015

Tại sao tôi thấy thông báo này khi mô phỏng Altera IP cứng cho PCI Express: # FATAL: <sim time=""> Tốc độ liên kết hiện tại không được hỗ trợ?</sim>

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Mô phỏng
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn sẽ thấy thông báo này nếu bạn tạo dự án Qsys của riêng mình bằng cách sử dụng biến thể Avalon®-ST của lõi PCI® Express Hard IP và không bao gồm ứng dụng ví dụ Altera® (Có tiêu đề "APPS" trong các thiết kế mẫu Altera tạo) và không điều khiển pld_core_ready tín hiệu trên tính năng tức thì IP cứng.

    Bộ tin nhắn đầy đủ trông như thế này:
    # FATAL: thời < thời gian > tốc độ liên kết hiện tại không được hỗ trợ
    # KHÔNG THÀNH CÔNG: Mô phỏng đã dừng lại do lỗi trọng yếu!

    Độ phân giải

    Lái xe pld_core_ready tín hiệu trên khởi tạo lõi IP cứng thành 1\'b1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 17 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Intel® Arria® 10 GT
    FPGA Arria® V GT
    FPGA Intel® Arria® 10 GX
    FPGA Cyclone® V E
    FPGA SoC Intel® Arria® 10 SX
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.