ID bài viết: 000078826 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 24/05/2013

Làm cách nào để kết nối các cổng refclk và adjpllin trong hệ Intel® FPGA IP PLL khi sử dụng đường dẫn cascade chuyên dụng?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • ALTPLL Avalon
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Có hai đầu vào xung giờ tham chiếu (refclk và adjpllin) khi PLL Intel® FPGA IP được định cấu hình với tùy chọn Cascade Downstream PLL được bật.

     

    Độ phân giải

    Bạn cần kết nối tín hiệu "Cascade out" ngược dòng với cổng đầu vào adjpllin và bạn có thể không kết nối đầu vào refclk .

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 15 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.