Sự cố quan trọng
Vấn đề này ảnh hưởng đến các sản phẩm DDR2 và DDR3.
Phân tích nghiêng của bo mạch về mối quan hệ DQS với thời gian CK là được thực hiện như một phần của lệnh Report DDR . Tính toán đối với việc thiết lập và giữ biên của mối quan hệ DQS với CK là không chính xác.
Giải pháp cho vấn đề này là tạo ra bên ngoài của bạn
giao diện bộ nhớ, và thực hiện các thay đổi sau đây cho tệp interface_name mềm<>_if0_p0.sdc
trong thư mục submodules IP UniPHY:
- Tìm các hạn chế về thời gian DQS so với CK trong
tệp .sdc . Đây là những
set_output_delay
hạn chếDQS vs CK PATH
trong phần của tập tin. - Sửa đổi
thuật ngữ
-max
trong và-min
hạn chế từ việc được thêm vào để được trừ đi. - Hoán
(minCK_DQS_skew)
đổi thành(maxCK_DQS_skew)
phần các hạn chế.
Các hạn chế chính xác như sau:
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
Sau khi bạn thực hiện giải pháp này, TimeQuest sẽ phân tích
DQS đến mối quan hệ CK một cách chính xác. Bạn có thể không thấy một sự thay đổi
trong thiết lập được báo cáo và giữ biên, nếu minCK_DQS_skew
tiêu cực của maxCK_DQS_skew
.
Vấn đề này sẽ được khắc phục trong một phiên bản trong tương lai.