Vấn đề: 361429 Chương 5 "Tín hiệu khối cấu hình lại PCI Express — Triển khai IP cứng"
Tần số tối đa cần thiết của avs_pcie_reconfig_clk trong PCIe® IP là 50MHz. Sử dụng tần số cao hơn sẽ gây ra vi phạm thời gian thiết lập trên bus dprioout.
Vấn đề: 336210 Chương 5 "Tín hiệu"
Vui lòng bỏ qua câu lệnh sau đây trên trang 5-1 của Hướng dẫn Sử dụng PCI Express:
"Việc triển khai IP cứng không khả dụng cho các thiết kế sử dụng giao Avalon-MM."
Vấn đề: 309948 Chương 4 "Mô tả chức năng": Phần clocking
Trong phần clocking của tài liệu, các cấu hình sau đây được thảo luận:
- MegaWizard™Xung lưu lượng thiết kế trình quản lý plug-in — Triển khai IP cứng
- MegaWizard Plug-In Manager Design Flow Clocking — Triển khai IP mềm
- Xung lưu lượng thiết kế BỘ dựng SOPC® — Triển khai IP mềm
Không có phần nào để thảo luận về Xung lưu lượng thiết kế SoPC Builder — Triển khai IP cứng
Thông tin trong "Xung lưu lượng thiết kế SOPC Builder — Triển khai IP mềm " cũng có thể áp dụng cho việc triển khai IP cứng.
Vấn đề: 309946 Chương 4 "Mô tả chức năng": Phần clocking
Hình 4-23. SoPC Builder - Tên miền đồng hồ riêng biệt bị thiếu thông tin.
Con số này nên hiển thị hai đầu vào đồng hồ vào khối PCI Express Megacore® Avalon® MM. Hai đầu vào của đồng hồ, Ref_clk và clk, được thảo luận trong Bảng 5-39. Avalon-MM Clock Signals nhưng không hiển thị trong hình 4-23.
Vấn đề: 307753 Chương 5 "Tín hiệu": Phần giao Avalon-ST
Mô tả cho tín rx_st_bardec0 hành trong Bảng 5-2. Đường dẫn dữ liệu 64 hoặc 128-Bit Avalon-ST Rx cho biết những điều sau:
"Các bit BAR giải mã cho TLP. Chúng tương ứng với thông tin của rx_desc giao dịch[135:128]. Chúng hợp lệ vào chu kỳ lưu lượng truy cập rx_st_data0. "
Tài liệu là chính xác cho đường dẫn dữ liệu 64 bit và trình mô tả sẽ tiêu thụ 2 chu kỳ đồng hồ.
Tuyên bố trên không áp dụng cho giao diện 128 bit. Với đường dẫn dữ liệu 128 bit, toàn bộ trình mô tả chỉ nên mất 1 chu kỳ đồng hồ, vì vậy bardec không hợp lệ trên chu kỳ 2.
Vấn đề: 314540 Chương 5 "Tín hiệu": Phần giao Avalon-ST
Bảng 5-16 cho thấy tín hiệu 12 bit (cfg_np_bas[11:0]) được vắt vào một trường 8 bit. Thông tin này không chính xác.cfg_np_bas là tín hiệu 12 bit. Ánh xạ chính xác địa chỉ 7 (DW 7) trong Bảng 5-16 như sau:
Bit[31:24] = tất cả số 0
Bit[23:12] = tl_cfg_ctl[23:12]
Bit[11:0] = cfg_np_lim[11:0]
Vấn đề: 321267 Chương 5 "Tín hiệu": Đặt lại phần tín hiệu
Bảng 5-8. Tín hiệu đặt lại (Phần 2 của 2) thảo luận về tín reset_status tín hiệu, nhưng không cung cấp chi tiết về cách tín hiệu được phát ra.
Văn bản sau sẽ được bao gồm trong bản phát hành Quartus II phiên bản 9.1 của Hướng dẫn sử dụng:
"Tín reset_status là một chức năng của srst và crst. Khi một trong hai tín hiệu này reset_status định. Khi tín hiệu npor tái xác nhận, reset_status đặt lại về không."
Vấn đề: 321274 Chương 4 "Mô tả chức năng " : Phần kiến trúc
Quy tắc Đặt hàng Giao dịch là chi tiết trong Bảng 4-2.
Phần này sẽ được cập nhật với nội dung sau trong bản phát hành Quartus II phiên bản 9.1 của hướng dẫn sử dụng, "Yêu cầu MSI được lưu trữ theo cách chính xác giống như yêu cầu Ghi bộ nhớ PCI Express và không thể phân biệt với chúng về kiểm soát luồng, đặt hàng và tính toàn vẹn dữ liệu."
Vấn đề: 321277 Chương 4 "Mô tả chức năng" phần ECRC
Thông tin về cách ứng dụng người dùng chỉ ra rằng đã có lỗi ECRC đối với lõi khi thiếu tính năng chuyển tiếp ECRC từ hướng dẫn sử dụng. Thông tin sau sẽ được thêm vào bản phát hành Quartus II phiên bản 9.1 của Hướng dẫn Sử dụng, " Khi ứng dụng phát hiện lỗi ECRC, ứng dụng sẽ gửi tin nhắn ERR_NONFATAL TLP đến chức năng PCI Express MegaCore để báo cáo lỗi.
Để biết thêm thông tin về xử lý lỗi, hãy tham khảo Báo cáo lỗi và Ghi nhật ký là Mục 6.2 của Thông số kỹ thuật cơ bản PCI Express, Phiên bản 2.0."
Vấn đề: 321281 Chương 5 "Tín hiệu": Đặt lại phần tín hiệu
Thông tin liên quan đến thời gian mà reset_status đồng bộ để thiếu hướng dẫn sử dụng. Thông tin sau sẽ được thêm vào bản phát hành Quartus II phiên bản 9.1 của hướng dẫn sử dụng, " tín hiệu reset_status đồng bộ với kết nối pld_clk. Vì vậy, tín reset_status sẽ được hủy bỏ chỉ khi tín hiệu pld_clk ổn định."
Vấn đề: 321282 Chương 5: Phần tín hiệu hoàn thành băng tần bên "Tín hiệu"
Các mô cpl_err[6.2] sẽ bao gồm thông tin cập nhật bên dưới trong bản phát hành Quartus II phiên bản 9.1 của hướng dẫn sử dụng:
cpl_err[2]: Lỗi hủy hoàn tất. Ứng dụng hiển thị tín hiệu này trả lời một yêu cầu đã đăng hoặc không được đăng tải với việc hủy hoàn tất (CA) Hoàn thành. Trong trường hợp yêu cầu không được đăng, ứng dụng sẽ tạo và gửi gói hoàn thành với trạng thái hủy hoàn tất (CA) đến người yêu cầu và sau đó hiển thị tín hiệu lỗi này cho chức năng MegaCore. Các MegaCore chức năng tự động đặt bit trạng thái lỗi trong không gian cấu hình đăng ký và gửi thông báo lỗi theo Cơ sở PCI Express Thông số kỹ thuật.
cpl_err[3]:Lỗi hoàn thành bất ngờ. Tín hiệu này phải được hiển thị khi một khối chính lớp ứng dụng phát hiện một sự hoàn thành bất ngờ Giao dịch. Nhiều trường hợp hoàn thành bất ngờ được phát hiện và báo cáo bên trong bởi lớp giao dịch của chức năng MegaCore. Để biết danh sách các các trường hợp, hãy tham khảo "Lỗi do tầng giao dịch phát hiện" trên trang 4-54.
cpl_err[4]: Lỗi yêu cầu không được hỗ trợ cho TLP đã đăng. Ứng dụng hiển thị tín hiệu này để xử lý một yêu cầu được đăng ký như một yêu cầu không được hỗ trợ (UR). Chức năng MegaCore sẽ tự động đặt bit trạng thái lỗi trong cthanh ghi không gian hình dạng và gửi thông báo lỗi theo Thông số kỹ thuật cơ sở PCI Express. Nhiều trường hợp yêu cầu không được hỗ trợ là được phát hiện và báo cáo nội bộ bởi lớp giao dịch của MegaCore Chức năng. Để biết danh sách các trường hợp này, hãy tham khảo "Lỗi do giao dịch phát hiện Lớp" trên trang 4-54.
cpl_err[5]: Lỗi yêu cầu không được hỗ trợ cho TLP không được đăng. Các hiển thị tín hiệu này để phản hồi một yêu cầu không được đăng tải kèm theo hoàn thành yêu cầu không được hỗ trợ (UR). Trong trường hợp này, ứng dụng sẽ gửi gói hoàn thành với trạng thái yêu cầu không được hỗ trợ trở lại người yêu cầu, và hiển thị tín hiệu lỗi này cho chức năng MegaCore. Các MegaCore tự động đặt bit trạng thái lỗi trong thanh ghi không gian cấu hình và gửi thông báo lỗi theo Cơ sở PCI Express Thông số kỹ thuật. Nhiều trường hợp yêu cầu không được hỗ trợ được phát hiện và báo cáo bên trong bởi lớp giao dịch của chức năng MegaCore. Để biết danh sách các các trường hợp, hãy tham khảo "Lỗi do tầng giao dịch phát hiện" trên trang 4-54
cpl_err[6]: Đầu cắm nhật ký. Khi hiển thị, nhật ký err_desc_func0 đề. Được sử dụng trong cả việc triển khai IP mềm và IP cứng của chức năng MegaCore sử dụng giao Avalon-ST. Khi hiển thị, đầu dẫn TLP sẽ được đăng nhập trong thanh ghi nhật ký tiêu đề AER nếu đúng lỗi đầu tiên được phát hiện. Khi được sử dụng, tín hiệu này nên được hiển thị giống nhau thời gian là thời gian tương ứng cpl_err bit lỗi (2, 3, 4, hoặc 5). Trong IP mềm triển khai, ứng dụng trình bày tiêu đề TLP cho MegaCore chức năng trên err_desc_func0 Xe buýt. Trong việc triển khai IP cứng, ứng dụng trình bày tiêu đề về chức năng MegaCore bằng cách viết các giá trị sau đây đến 4 thanh ghi LMI trước khi xác nhận cpl_err[6]:
¨lmi_addr: 12'h81C, lmi_din: err_desc_func0[127:96]
¨lmi_addr: 12'h820, lmi_din: err_desc_func0[95:64]
¨lmi_addr: 12'h824, lmi_din: err_desc_func0[63:32]
¨lmi_addr: 12'h828, lmi_din: err_desc_func0[31:0]
Tham khảo "Tín hiệu LMI —Triển khai IP cứng" trên trang 5–34 để biết thêm thông tin về tín hiệu LMI.
Đối với × IP mềm, chỉ bit [3:1] của cpl_err có sẵn. Đối với các × mềm, × IP mềm triển khai và tất cả các chiều rộng của việc triển khai IP cứng, tất cả các bit đều có sẵn.
Vấn đề: 323073 Chương 5: "Signals " Phần giao diện Avalon-ST
Các đầu vào được liệt kê dưới đây được ghi lại là "chỉ cho mô phỏng" trong hướng dẫn sử dụng Trình biên dịch PCI Express, nhưng không có sự chỉ ra về cách kết nối chúng trong RTL của bạn.
p_clk_in
rxdata0_ext
rxdatak0_ext
rxvalid0_ext
phystatus_ext
rxelecidle0_ext
rxstatus0_ext
Văn bản sau đây sẽ được bao gồm trong bản phát hành Quartus II phiên bản 9.1 của hướng dẫn sử dụng, " Đối với các biến thể sử dụng bộ thu phát nội bộ, những tín hiệu này chỉ dành cho mô phỏng. Để biên dịch phần mềm Quartus II, các tín hiệu đường ống này có thể được thả trôi. "