Vấn đề 136531: Mạng đồng hồ và PLLs trong Stratix iv, Phiên bản 3.4
Trang 5-14, Ghi chú cho Hình 5-11. Lưu ý 2 hiện trạng thái, đối với tín hiệu Static Clock Select, rằng khi thiết bị đang hoạt động ở chế độ người dùng, bạn chỉ có thể đặt tín hiệu chọn đồng hồ thông qua tệp cấu hình (tệp đối tượng SRAM [.sof] hoặc tệp đối tượng lập trình [.pof] và điều này không thể được điều khiển động.
Lưu ý 2 nên cho biết "Bạn chỉ có thể đặt tĩnh tín hiệu chọn xung giờ thông qua tệp cấu hình (.sof hoặc .pof)".
Vấn đề 140213: Đặc điểm dc và chuyển mạch trong Stratix IV, Phiên bản 5.3
Bảng 1-42 cho biết đối với thiết bị Stratix IV tốc độ -2/-2 lần, tốc độ dữ liệu 1600Mbps được hỗ trợ cho SERDES đồng bộ nguồn với Tiêu chuẩn I/O vi phân thực. Tốc độ dữ liệu tối đa có thể đạt được trong serdes đồng bộ nguồn thiết bị Stratix IV phụ thuộc vào thiết kế. SERDES đồng bộ nguồn được triển khai bằng cách sử dụng công nghệ ALTLVDS_RX và ALTLVDS_TX năng của bạn. Bạn có thể chọn yếu tố deserialization / serialization cho giao diện của mình bằng cách sử dụng những siêu chức năng này. Đặc điểm kỹ thuật Fmax cho SERDES dựa trên đồng hồ nhanh được sử dụng cho dữ liệu nối tiếp. Giao diện Fmax cũng phụ thuộc vào tên miền đồng hồ song song phụ thuộc vào thiết kế và đòi hỏi phân tích thời gian.
Vấn 156376: Mạng đồng hồ và PLLs trong Stratix IV, Phiên bản 3.4
Có hai viên đạn cho các yêu cầu khi sử dụng chuyển đổi đồng hồ tự động, đầu tiên là không chính xác. Nó viết:
"Cả hai đầu vào đồng hồ đều phải chạy."
Mục đích của việc chuyển đổi đồng hồ tự động là chuyển đổi giữa các đồng hồ nếu một đồng hồ ngừng chạy. Yêu cầu thực tế là cả hai đồng hồ cần phải chạy khi thiết bị FPGA cấu hình. Viên đạn nên nói:
"Cả hai đầu vào đồng hồ phải chạy khi thiết bị FPGA cấu hình."
Vấn đề 91332: Tập 2, Chương 1. Kiến trúc bộ thu phát trong Stratix IV, Phiên bản 4.5
Trang 1-152 ghi không chính xác:
Bảng 1-57 liệt kê thời gian cấu hình điển hình cho các thiết bị Stratix IV GX khi được cấu hình bằng cách sử dụng lược đồ cấu hình Fast Passive Parallel (FPP) ở 125 MHz.
Nhưng tần số cấu hình tối đa trong FPP phụ thuộc vào biến thể thiết bị như trong Tập 1, Chương 10, Bảng 10-4.
Nên nói:
Bảng 1-57 liệt kê thời gian cấu hình điển hình cho Stratix IV GX khi được định cấu hình bằng lược đồ cấu hình Fast Passive Parallel (FPP) ở tần số tối đa.
Vấn đề 357589, Đặc điểm dc và chuyển mạch trong Stratix IV, phiên bản 4.6
Bảng 1-23 không chính xác ngụ ý rằng tất cả độ rộng làn PCI Express® Gen2 được hỗ trợ trong cả thiết bị thương mại và công nghiệp -3.
Như được hiển thị chính xác trong Bảng 1-9 của Hướng dẫn Sử dụng PCI Express:
Giao diện Stratix® IV PCI Express Gen2x8 yêu cầu các cấp tốc độ thiết bị -2 hoặc -3I (-3C không hỗ trợ Gen2x8).
Vấn đề 10006592: Tập 2, Chương 1, Kiến trúc Bộ thu phát trong Stratix THIẾT BỊ IV, Phiên bản 4.1
Phần "Chế độ hoạt động của AEQ", của chương Kiến trúc Bộ thu phát Straitx IV giải thích rằng có ba chế độ hoạt động cho AEQ trong đó phần mềm Quartus® II chỉ hỗ trợ chế độ "Một lần".
Tham khảo Bảng 1-2 của Phụ lục vào chương Sổ tay Thiết bị Stratix IV để cập nhật về tính năng 'Cân bằng Thích ứng (AEQ)" trong các bộ thu phát SIV.
Vấn đề 10006412: Tập 1, Chương 10, Cấu hình, Bảo mật thiết kế, Nâng cấp hệ thống từ xa trong Stratix thiết bị IV, Phiên bản 3.1
Thời gian tCF2ST1(nCONFIG cao đến nSTATUS cao) không thay đổi theo tCFG (độ rộng xung nCONFIG). Sau khi nCONFIG được phát hành cao, nSTATUS được phát hành cao trong thông số kỹ thuật tối đa tCF2ST1 miễn là bạn không giữ nSTATUS ở thấp bên ngoài.
Ghi chú liên quan đến bảng tương ứng sẽ được thay đổi thành "Giá trị này có thể áp dụng nếu bạn không trì hoãn cấu hình bằng cách giữ ở ngoài mức thấp nSTATUS".
Vấn đề 10006465: Tập 4, Chương 1, Đặc điểm chuyển mạch và DC, phiên bản 4.3
Trong các ghi chú cho Bảng 1-5, nó quy định rằng "Altera khuyến nghị điện áp pin danh nghĩa 3,0V khi kết nối VCCBAT với pin để sao lưu khóa điện biến đổi. Nếu bạn không sử dụng khóa bảo mật biến đổi, bạn có thể kết nối VCCBAT với GND hoặc bộ cấp nguồn 3.0V."
Ghi chú này sẽ được cập nhật cho biết "Altera khuyến nghị điện áp pin danh nghĩa 3.0V khi kết nối VCCBAT với pin để sao lưu khóa điện biến đổi. Nếu bạn không sử dụng khóa bảo mật biến đổi, bạn có thể kết nối VCCBAT với GND hoặc bộ cấp nguồn 1.2V-3.3V."
Giải quyết các vấn đề:
Vấn đề 360127, Đặc điểm dc và chuyển mạch trong Stratix IV, phiên bản 5.0
Bảng 1-22 thiếu dải điện áp đầu vào máy thu LVDS.
Khi Dmax > 700 Mbps, yêu cầu điện áp đầu vào LVDS là 1,0 V <=VIN <=1.6 V.
Khi Dmax <= 700 Mbps, yêu cầu điện áp đầu vào LVDS là không V <=VIN <=1,85 V.
Vấn đề 35430: Đặc điểm dc và chuyển mạch trong Stratix IV, Phiên bản 5.3
Bảng 1-42 trong đặc điểm DC và Chuyển mạch cho thiết bị Stratix IV quy định rằng đối với thiết bị cấp tốc độ -2/-2 lần, 800MHz được hỗ trợ cho fHSCLK_in (tần số xung xung đầu vào) Tiêu chuẩn I/O phân biệt thực sự. Điều này không áp dụng cho các thiết bị mật độ 680, 530, 360 và 290. Thông số kỹ thuật của các bộ phận như vậy được 5%. Tần số chính xác nên là 762MHz cho các thiết bị này.
Vấn đề 35430: Đặc điểm dc và chuyển mạch trong Stratix IV, Phiên bản 5.2
Bảng 1-22 cho biết VCCIO được sử dụng cho các tiêu chuẩn vi phân cho hoạt động I/O. Điều này không chính xác. VCCIO được sử dụng để hoạt động đầu ra vi phân. Các chi tiết sau làm rõ các chân nguồn được sử dụng cho các hoạt động đầu vào khác biệt:
- Ngân hàng I/O cột và hàng hỗ trợ tiêu chuẩn LVPECL I/O cho hoạt động đầu vào chỉ trên các chân đầu vào bằng đồng hồ chuyên dụng.
- Đầu vào đồng hồ vi phân trong I/O cột được hỗ trợ bởi VCC_CLKIN yêu cầu đầu vào khác biệt 2,5 V. Không có trên chân đồng hồ trong I/O cột được hỗ trợ bởi VCCPD yêu cầu tốc độ 2,5 V. Tất cả các đầu vào khác biệt liên tiếp ngân hàng I/O đều được hỗ trợ bởi VCCPD yêu cầu 2,5V.
Vấn đề 10006109: Tập 2, Chương 1, Phiên bản 4.1
Trang 1-149 cho biết, "Nếu bạn sử dụng khối IP cứng Stratix IV GX và GT PCI Express, khẳng định cổng testin[5] của tệp đóng gói do Trình biên dịch PCI Express tạo ra trong thiết kế của bạn. Khẳng định cổng này buộc LTSSM trong khối IP cứng phải chuyển tiếp sang các trạng thái này. Cổng testin[5] phải được hiển thị trong tối thiểu 16 ns và dưới 24 mili giờ."
Việc xác định thử nghiệm [5] cổng sẽ không chính xác. test_in[6] cổng nên được hiển thị, thay vì cổng testin[5].
Vấn đề 10005907: Tập 2, Chương 1, Phiên bản 4.1
Trang 1-188 nói rằng tính năng Reverse Parallel Loopback PCI Express (PIPE) không được hỗ trợ trong các Stratix IV GT. Điều này không chính xác. Nó được hỗ trợ trong các Stratix thiết bị IV GT.
Vấn đề 10005786: Stratix tay IV, Tập 1,2,3 và 4, Phiên bản 4.0
Tốc độ dữ liệu tối thiểu được Stratix® thiết bị IV GT hỗ trợ là 600Mbps, thay vì 2,488Gbps.
Vấn đề 10005787: Tập 2 Chương 1 "Kiến trúc Stratix thu phát IV" phiên bản 4.0
Bảng 1-70. CMU PLL của Stratix IV GT hỗ trợ tốc độ dữ liệu 600Mbps đến 11,3Gbps.
Vấn đề 10005409, Tập 2, Chương-2, Phiên bản 4.0
Bảng 2-4, Ghi chú (1) trong các trạng thái sổ tay thiết bị,"Khi được định cấu hình như HCSL, phần mềm Quartus® II sẽ tự động chọn kết nối DC với tùy chọn chấm dứt bên ngoài cho tín hiệu chân refclk." Thực sự cần thực hiện các bước bổ sung trong phần mềm Quartus® II để cho phép kết hợp DC/chấm dứt bên ngoài trên chân REFCLK.
1. Thêm bài tập sau vào tệp .qsf dự án của bạn
set_instance_assignment -name INPUT_TERMINATION TẮT -to
2. Biên dịch lại thiết kế
Vấn đề 10005661, Tập 2, Chương-5 phiên bản 4.0. Bảng 5-15. Ánh xạ đăng ký giao diện EyeQ
Tuyên bố, " Bit [1]—Đọc/Ghi: Viết một bit 1 vào bit này ghi nội dung của thanh ghi dữ liệu vào một trong các thanh ghi EyeQ tùy thuộc vào địa chỉ được lưu trữ trong thanh ghi địa chỉ đăng ký EyeQ. Viết số 0 sẽ đọc nội dung của thanh ghi EyeQ." là không chính xác.
Nó sẽ đọc, " Bit [1]—Đọc/Ghi: Viết một bit 0 vào bit này ghi nội dung của thanh ghi dữ liệu vào một trong các thanh ghi EyeQ tùy thuộc vào địa chỉ được lưu trữ trong thanh ghi địa chỉ đăng ký EyeQ. Viết một 1 lần đọc nội dung của thanh ghi EyeQ."
Vấn đề 366739, Đặc điểm dc và chuyển mạch trong Stratix IV, phiên bản 4.6
Ghi chú (4) trong mục Bảng 1-6 bang, "VCCH_GXBL/R phải được kết nối với nguồn cung 1,4-V nếu tốc độ dữ liệu kênh của máy phát > 6,25 Gbps." Giới hạn tốc độ dữ liệu của ">6,25 Gbps" không chính xác. Nó phải ghi ">6,5 Gbps".
Vấn đề: 10006605, Đặc điểm dc và chuyển mạch trong Stratix IV, phiên bản 4.4.
VCCPT đã bị loại khỏi các bảng 1-1 và 1-5 do nhầm lẫn. Đặc điểm kỹ thuật đề xuất cho VCCPT là 1,5V.
Vấn đề: 10006694: Ổ cắm nóng và Bật nguồn Đặt lại trong Stratix IV, phiên bản 3.1.
Có những con trỏ trong chương này nói "Altera khuyến nghị sử dụng năng lượng VCC trước VCCAUX." nhưng nên đọc "Altera yêu cầu cung cấp năng lượng VCC trước VCCAUX."
Vấn đề: 10006604, Đặc điểm dc và chuyển mạch trong Stratix IV, phiên bản 4.4.
VCCCB bị cộng vào các bảng 1-1 và 1-5 do nhầm lẫn.
Vấn đề 10005417, Tập 2, Chương-5 "EyeQ" Phiên bản 3.0
Tuyên bố, "Khi bạn kích hoạt phần cứng EyeQ, nó cho phép CDR lấy mẫu trên 64 vị trí khác nhau trong hai khoảng đơn vị (UI) của dữ liệu đến. Bạn có thể kiểm soát các điểm lấy mẫu theo cách thủ công và kiểm tra tỷ lệ lỗi bit (BER) tại mỗi 64 điểm lấy mẫu này." là không chính xác.
Nó sẽ đọc, "Khi bạn kích hoạt phần cứng EyeQ, nó cho phép CDR lấy mẫu trên 32 vị trí khác nhau trong một khoảng đơn vị (UI) của dữ liệu đến. Bạn có thể kiểm soát các điểm lấy mẫu theo cách thủ công và kiểm tra tỷ lệ lỗi bit (BER) tại mỗi 32 điểm lấy mẫu này."
Vấn 10006578, Tập 1, Ch 3: Khối bộ nhớ TriMatrix trong Stratix IV, Phiên bản 3.1
Sổ tay Stratix IV mô tả các tế bào bộ nhớ M9K và M144K khi được khởi tạo thành tất cả các dữ liệu 0\s khi bật nguồn trừ khi có tệp mif được chỉ định.
Vấn đề 10003993, Tập 4, Chương 1 "Đặc điểm DC và Chuyển mạch" Phiên bản 3.1
Bảng 1-37 (bảng 1-36 trong phiên bản 4.0) đã được sửa để hiển thị tốc độ dữ liệu cho hệ số SERDES J=2 sử dụng thanh ghi DDIO.
Vấn đề 10003562, Tập 1, Chương 12 "Kiểm tra quét biên JTAG trong thiết bị Stratix IV" Phiên bản 2.0
Phiên bản 3.0 đã cập nhật Bảng 12-2 với Số phần 16-bit chính xác trong IDCODE 32 bit cho thiết bị EP4SGX230.
Vấn đề 10003555, Tập 4, Chương 1 "Đặc điểm DC và Chuyển mạch" Phiên bản 2.1
Các thông số kỹ thuật chọn lựa cho LVPECL trong Bảng 1-18 (Bảng 1-21 trong phiên bản 4.0) áp dụng cho cả chân đồng hồ đầu vào hàng và cột.
Vấn 10003397, Tập 4, Chương 1 "Đặc điểm DC và Chuyển mạch" Phiên bản 2.1
Đặc điểm kỹ thuật Iout đã được thêm vào Bảng 1-1.
Vấn 10003232, Tập 2, Chương 3 "Định cấu hình nhiều giao thức và tốc độ dữ liệu trong khối Bộ truyền tải" Phiên bản 2.0
Bảng 3-7 hiển thị các kênh thu phát có sẵn khi bật khối IP cứng PCI Express. Trong cột Ch1, mục hàng thứ hai hiển thị kênh có sẵn để sử dụng (được chỉ báo bởi \'avail\'). Thông tin này không chính xác. Do đó, đối với liên kết PCI x1 với 2 kênh ảo, Ch1 không thể được sử dụng cho bất kỳ cấu hình nào.
Vấn 10003061, Tập 2, Chương 1 "Kiến trúc bộ thu phát Stratix IV" phiên bản 1.0
Thông tin chi tiết về Khối đặt hàng byte và số liệu 1-92 và 1-93 đã được cập nhật trong bản sửa đổi 2.0.
Vấn đề 10002468, Tập 4 Chương 1 "ĐẶC ĐIỂM DC và Chuyển mạch" Phiên bản 1.0
Điện áp tối thiểu cho VCCD_PLL được sửa chữa trong phiên bản 2.0.
Vấn đề 10003439, Tập 1 Chương 1 "Tổng quan về dòng thiết bị Stratix IV " Phiên bản 1.0
Bảng 1-1 được cập nhật trong bản sửa đổi 2.1 với số lượng chính xác của khối IP cứng PCI Express cho thiết bị EP4SGX530.
Vấn 10006590, Tập 2, Ch 5: Cấu hình Stratix IV Dynamic Reconfiguration, Phiên bản 4.1
Phần "Bình đẳng thích ứng (AEQ)", trang 5-74, của chương Cấu hình lại Động Straitx IV giải thích rằng có ba chế độ hoạt động cho AEQ trong đó phần mềm Quartus® II chỉ hỗ trợ chế độ "Một lần".
Vui lòng tham khảo Bảng 1-2 của Phụ lục vào chương Sổ tay Thiết bị Stratix IV để cập nhật về tính năng \'Adaptive Equalization (AEQ)" trong bộ thu phát SIV.