Làm cách nào để hạn chế đồng hồ PLL khi sử dụng...

Môi Trường

Phiên bản Quartus

Phiên bản đăng ký Intel®Intel® Quartus® II

Phiên bản tìm thấy: 10.1

Sở hữu trí tuệ FPGA

PLL

Phiên bản tìm thấy: 10.1

Mô tả

Do có vấn đề trong phần mềm Quartus® II phiên bản 10.1 trở lên, derive_pll_clocks lệnh không chính xác hạn chế tất cả các đồng hồ khi sử dụng Altera_PLL với bộ chuyển đổi đồng hồ PLL. Vấn đề này ảnh hưởng đến các thiết kế Stratix® các thiết bị Stratix® V, Arria® V Cyclone® V. Thay vì tạo đồng hồ liên kết với mỗi đồng hồ tham chiếu đầu vào, chỉ derive_pll_clocks tạo đồng hồ cho đồng hồ tham chiếu đầu tiên.

Độ phân giải

Để hạn chế chính xác Altera_PLL đầu ra cho mỗi đồng hồ tham chiếu, create_generated_clock hãy sử dụng các lệnh như mô tả trong tài liệu dưới đây. Tài liệu bao gồm các hướng dẫn về cách tạo các lệnh này cũng như các lệnh ví dụ dựa trên thiết kế ví dụ dưới đây.

Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA SoC Arria® V SX

FPGA SoC Cyclone® V ST

FPGA SoC Arria® V ST

FPGA Arria® V GX

FPGA Arria® V GT

FPGA Cyclone® V E

FPGA SoC Cyclone® V SE

FPGA Stratix® V E

FPGA SoC Cyclone® V SX

FPGA Cyclone® V GT

FPGA Stratix® V GX

FPGA Stratix® V GT

FPGA Cyclone® V GX

FPGA Stratix® V GS

FPGA Arria® V GZ

Chọn ngôn ngữ của bạn

Sử dụng tìm kiếm trên Intel.com

Liên kết nhanh

Các tìm kiếm gần đây

Tìm kiếm chuyên sâu

Chỉ tìm kiếm trong

Làm cách nào để hạn chế đồng hồ PLL khi sử dụng bộ chuyển đổi đồng hồ trong các thiết bị 28 nm?

Môi Trường

Bài viết liên quan

Cần thêm trợ giúp?

Tuyên bố miễn trừ trách nhiệm