ID bài viết: 000078513 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/01/2014

Tại sao sự phase_done cố định trong mô phỏng RTL?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi sử dụng bước pha động trong chức năng siêu lớn Altera_PLL, bạn có thể thấy các hành vi khác nhau để hủy tái xác định tín hiệu đầu ra phase_done trong mô phỏng RTL.

    Hành vi chính xác là để phase_done hủy khẳng định về cạnh ngày càng tăng của scanclk như đã nêu trong AN 661: Triển khai Cấu hình lại PLL Phân số với Altera_PLL và Siêu chức năng của Altera_PLL_RECONFIG (PDF).

    Tuy nhiên, trong mô phỏng RTL, bạn có thể thấy phase_done xuất sắc ở cạnh rìa của scanclk. Điều này thường chỉ xảy ra trong quá trình hoạt động bước đầu tiên. Đây là vấn đề trong mô hình mô phỏng RTL.

    Độ phân giải

    Vấn đề này với mô hình mô phỏng RTL được khắc phục ở phiên bản 13.1 của phần mềm Quartus® II.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 15 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.