Mạng thiên vị trên chip của chân đầu vào REFCLK trong Altera thiết bị dựa trên bộ thu phát được kích hoạt trước hoặc trong quá trình cấu hình thiết bị?

Không, mạng thiên vị trên chip của chân đầu vào REFCLK bị vô hiệu hóa trước và trong quá trình cấu hình thiết bị trong các sản phẩm dựa trên bộ thu phát Altera® như Stratix® II GX, Stratix IV GX và thiết bị Arria® GX.

Trong trường hợp KẾT hợp REFCLK là AC, Vmin tuyệt đối của đầu vào REFCLK có thể được vượt quá nếu tín hiệu được áp dụng lớn hơn gấp đôi cường độ của đặc điểm kỹ thuật Vmin tuyệt đối. Điều này nên tránh. Ví dụ, nếu thiết bị Vmin tuyệt đối là -300mV, thì điện áp vi phân của trình điều khiển tín hiệu không nên vượt quá 600mV.

Để tránh kịch bản này, bạn Altera một trong ba tùy chọn sau:

• Chọn một trình điều khiển đồng hồ có điện áp đầu ra vi phân không vượt quá gấp đôi cường độ của giới hạn Vmin tuyệt đối.
• Giảm cường tín hiệu nếu điện áp đầu ra vi phân của trình điều khiển đồng hồ lớn hơn gấp đôi cường độ của giới hạn Vmin tuyệt đối.
• Vô hiệu hóa trình điều khiển đồng hồ cho đến khi cài đặt FPGA cấu hình.