Tại sao tín hiệu xgmii_rx_dc[71:0] và xgmii_rx_clk không được đồng bộ hóa với rx_coreclkin trong quá trình mô phỏng IP 10GBASE-R PHY trong các thiết bị Stratix® V GX khi sử dụng phần mềm Quartus® II v12.0?

Do một lỗi trong mô hình mô phỏng 10GBASE-R PHY của phần mềm Quartus® II phiên bản 12.0, tín hiệu xgmii_rx_dc[71:0] và xgmii_rx_clk không được đồng bộ hóa với rx_coreclkin.

Để giải quyết vấn đề này, hãy sử dụng các mô hình mô phỏng 10GBASE-R PHY không được mã hóa trong phương pháp sau:

1. Mở tệp Altera_xcvr_10gbaser.sv System Verilog trong thư mục <instance_name>_sim\altera_xcvr_10gbaser chỉnh sửa văn bản.
2. Thêm dòng nhận xét trong ví dụ sau:
   sv_xcvr_10gbaser_nr #(
   .num_channels (num_channels),
   .operation_mode (operation_mode),
   .sys_clk_in_mhz (mgmt_clk_in_mhz),
   .ref_clk_freq (ref_clk_freq),
   .rx_use_coreclk (rx_use_coreclk), //thêm dòng này
   .pll_type (pll_type),
   . RX_LATADJ (rx_latadj),
   . TX_LATADJ (tx_latadj))
3. Mở tệp msim_setup.tcl trong thư mục <Instance_name>_sim\\mentor.
4. Bình luận tất cả các dòng với "mentor" trong đường dẫn.

Để sử dụng mô hình mô phỏng Verilog hệ thống được cập nhật trong mô phỏng ngôn ngữ hỗn hợp, bạn cần có giấy phép ModelSim ngôn ngữ hỗn hợp.

Sự cố này được khắc phục trong phần mềm Quartus II v12.0.