ID bài viết: 000078101 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/10/2014

Điều gì có thể khiến bus PCI Express của tôi bị treo trong khi truyền?

Môi Trường

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Nếu bạn gửi một TLP với kích thước tải trọng lớn hơn Kích thước tải trọng tối đa được hỗ trợ hệ thống tối đa, liên kết sẽ không hoạt động.

    Bạn nên đủ điều kiện TLP của mình với Kích thước tải trọng tối đa trong tl_cfg_ctl địa chỉ 0, cfg_dev_ctrl[7:5], nếu không liên kết sẽ không hoạt động do kích thước gói tin không chính xác.

    Một bản ghi SignalTap® với nhiều nhất định và hủy bỏ hủy hủy kết quả tx_st_ready mỗi TLP và không có EOP là sự chỉ ra lỗi này.

    Độ phân giải Hãy đảm bảo rằng cả phần cứng và phần mềm đều tuân thủ đặc điểm kỹ thuật PCI Express® để chỉ gửi TLP lên Kích thước tải tối đa hoặc Kích thước yêu cầu đọc tối đa.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 19 sản phẩm

    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Intel® Arria® 10 GT
    FPGA SoC Cyclone® V SE
    FPGA Arria® V GT
    FPGA Stratix® IV GX
    FPGA Arria® II GZ
    FPGA Arria® II GX
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.