Bạn có thể gặp phải lỗi trên nếu kênh thu phát của bạn được định cấu hình cho tốc độ dữ liệu vượt quá 13,2 Gbps trong thiết bị Stratix® V tốc độ -1 PMA.
Điều này là do phần mềm Quartus® II sử dụng ATX PLL dưới cùng của ngân hàng thu phát theo mặc định. Tốc độ dữ liệu được hỗ trợ PLL ATX tối đa cho ATX PLL dưới cùng là 13,2 Gbps trong thiết bị Stratix® V tốc độ -1 PMA.
Để giải quyết vấn đề này, bạn có thể đặt ATX PLL theo cách thủ công ở vị trí trên cùng của ngân hàng bộ thu phát. Dưới đây là một ví dụ về hạn chế QSF.
set_location_assignment LCPLL_X0_Y24_N57 -to "llp0:inst|altera_xcvr_low_latency_phy:llp0_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts0].
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll"
Bạn có thể tìm thấy các tọa độ ATX PLL trên cùng và dưới từ Quartus® II Chip Planner.
Vấn đề này sẽ được khắc phục trong phần mềm Quartus® II phiên bản 15.1.