Mô phỏng bằng trình mô phỏng VCS

MegaCore bộ điều khiển hiệu suất cao DDR và DDR2 SDRAM các chức năng không hỗ trợ đầy đủ trình mô phỏng VCS.

Sự cố này ảnh hưởng đến tất cả các cấu hình.

Thiết kế không mô phỏng.

Có các giải pháp khắc phục sau đây.

Để VHDL thay đổi mã sau:

• Trong tệp < >_example_driver.vhd, thay đổi tất when cả các báo cáo giữa các dòng 333 và 503 từ đến when std_logic_vector’(“”) when “”.
• Trong tập tin testbench\<ví >_tb, đổi dòng 191 từ signal zero_one(gMEM_BANK_BITS -1 downto 0) := (0 => ‘1’, others => ‘0’) sang signal zero_one(gMEM_BANK_BITS -1 downto 0) := (\'1\', others=> \'0\').

Dành cho Verilog HDL:

Không có thay đổi nào cần thiết. Các cuộc gọi đến các bộ phân tích Verilog công v2k tắc để bật cấu trúc Verilog 2000.

Vấn đề này sẽ được khắc phục trong phiên bản tương lai của DDR và Bộ điều khiển DDR2 SDRAM với IP ALTMEMPHY.