ID bài viết: 000077861 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/09/2011

Thiếu thông báo lỗi tệp .dat: Không mở được tệp VHDL

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Khi bạn mô phỏng thiết kế phần cứng Qsys trong VHDL chứa lõi JTAG UART và bạn chạy mô phỏng bằng lệnh ld_debug , bạn có thể thấy thông báo lỗi sau:

    # ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat" in r mode.

    Bạn có thể bỏ qua lỗi này một cách an toàn, vì nó không ảnh hưởng đến đầu stdout ra của JTAG UART.

    Thông báo lỗi này không xuất hiện khi mô phỏng phần cứng thiết kế trong Verilog HDL.

    Độ phân giải

    Chạy mô phỏng bằng lệnh ld , và lỗi không được hiển thị.

    Ngoài ra, bỏ qua thông báo lỗi.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Thiết bị có thể lập trình Intel®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.