ID bài viết: 000077804 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/01/2016

Tại sao tôi không thể hạn chế đường dẫn thời gian cho giao diện ngoại vi HPS SPI khi được chuyển sang cấu trúc FPGA mềm?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Do có vấn đề trong phần mềm Quartus® II phiên bản 15.0, không có đường dẫn thời gian khả dụng để hạn chế giao diện Altera Arria® 5 và Cyclone® V SoC SPI khi được chuyển sang trình điều khiển FPGA.
    Độ phân giải Vấn đề này đã được khắc phục trong phần mềm Quartus II từ phiên bản 15.1.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Thiết bị có thể lập trình Intel®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.