ID bài viết: 000077440 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 19/07/2017

Vi phạm thời gian trong ls_clk đồng hồ [0] của IP lõi HDMI RX

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    IP lõi HDMI RX có thể gặp phải vi phạm thời gian nếu ls_clk[2:0] được xung từ 3 nguồn xung giờ riêng biệt thay vì nguồn xung xung đơn. Điều này là do xử lý không đúng cách việc vượt qua tên miền xung giờ của đường dẫn dữ liệu TMDS riêng lẻ đến ls_clk[0] tên miền đồng hồ trong IP lõi HDMI RX.

    Độ phân giải

    Điều khiển tất cả 3 ls_clk[2:0] từ cùng nguồn đồng hồ và thực hiện đồng bộ hóa dữ liệu đến nguồn xung nhịp duy nhất trước khi kết nối với IP lõi HDMI RX.

    Người dùng cũng có thể tham Arria® mẫu thiết kế HDMI 10 mr_hdmi_rx_core_top.v để trình diễn kết nối. Có thể tạo ví dụ về thiết kế từ IP lõi HDMI.

    Vấn đề này được khắc phục trong bản cập nhật Quartus® Prime phiên bản 17.0 1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Cyclone® V và FPGA SoC
    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Arria® V và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.