Sự cố quan trọng
Đối với các thiết kế nhắm Stratix® V trong phần mềm Quartus® II phiên bản 12.1, có một số vấn đề đã biết với độ trễ thời gian được báo cáo bởi bộ phân tích thời gian TimeQuest. Tất cả các thiết bị Stratix V đều bị ảnh hưởng, mặc dù chỉ các mô hình thời gian 5SGXA5, 5SGXA7, 5SGTC5 và 5SGTC7 mới được chỉ định cuối cùng trong phần mềm Quartus II phiên bản 12.1.
Để biết thông tin mới nhất về các thay đổi mô hình thời gian khác trong các phiên bản sau của phần mềm Quartus II, hãy tham khảo phần Giải pháp liên quan dưới đây.
Báo cáo TCO cho độ rộng dữ liệu rộng trong các khối M20K với đầu ra đã đăng ký trong các Stratix V có thể bi quan
Giá trị TCO được báo cáo bởi bộ phân tích thời gian TimeQuest có thể bi quan đối với các khối Stratix V M20K rộng hơn 16 bit và đã đăng ký đầu ra. Giá trị TCO của bit đăng ký đầu ra từ 16 đến 39 được báo cáo bởi bộ phân tích thời gian TimeQuest có thể bi quan bởi giá trị TCO 500 ps. các bit 0 đến 15 được báo cáo chính xác.
Để tránh các giá trị thời gian bi quan, tránh triển khai RAM rộng hơn 16 bit. Nếu bạn phải sử dụng khối RAM rộng hơn 16 bit, không sử dụng chế độ hai cổng hoặc chế độ ROM đơn giản.
Độ trễ thời gian từ Đồng hồ khu vực đến Đồng hồ Spine cho Đồng hồ vùng 73 đến 91 trong thiết bị Stratix V không chính xác
Đối với các thiết kế nhắm mục tiêu đến các thiết bị Stratix V, độ trễ thời gian từ Xung xung khu vực 73-91 (nằm ở trung tâm bên phải và trung tâm bên trái của thiết bị) đến Đồng hồ Spine, được báo cáo không chính xác là không. Độ trễ thực tế cho các thiết bị cấp 3 tốc độ ở 85°C là khoảng 1 ns.
Đồng hồ khu vực được liệt kê trong bộ phân tích thời gian TimeQuest là QUADRANT_CLOCK các yếu tố định tuyến và số Đồng hồ khu vực được xác định bởi giá trị số trong CLKCTRL_R< số lượng> chuỗi vị trí của điều khiển đồng hồ (STRATIXV_CLKBUF) nút. Đồng hồ cột sống được liệt kê là SPINE_CLOCK các phần tử định tuyến.
Để tránh vấn đề này, tránh sử dụng Đồng hồ khu vực 73-91 ở trung tâm bên phải và trung tâm bên trái của thiết bị.
Đường dẫn thời gian từ Stratix cổng đầu vào V DSP không được phân tích trong một số trường hợp
Trong các thiết kế nhắm mục tiêu đến các thiết bị Stratix V, nếu đăng ký đầu ra DSP, RESULTA nhưng các cổng bị ngắt kết nối, điều này phổ biến trong các bộ lọc, thì bất kỳ đường dẫn nào từ cổng đầu vào DSP đến thanh ghi đầu ra DSP sẽ không được phân tích thời gian.
Stratix V giữ thời gian để truyền LVDS-sang lõi trong chế độ không DPA không chính xác
Các mô hình thời gian không chính xác trong phần mềm Quartus II phiên bản 12.1 có thể dẫn đến lỗi phần cứng cho các thiết kế có biên thời gian giữ thấp giữa LVDS ở chế độ không DPA và thanh ghi lõi. Mô hình thời gian Stratix V đã thay đổi trong phần mềm Quartus II phiên bản 12.1 SP1 để cập nhật yêu cầu thời gian lưu trữ để truyền từ đầu ra của máy thu LVDS sang thanh ghi trong lõi.
Stratix xung xung ngoại vi V (PCLK) không chính xác
Các mô hình thời gian không chính xác trong phần mềm Quartus II phiên bản 12.1 có thể dẫn đến lỗi phần cứng cho các thiết kế có biên thời gian thấp trên các đường dẫn có nguồn gốc hoặc kết thúc bằng một thanh ghi được tính bằng tín hiệu PCLK. Vấn đề này ảnh hưởng đến Stratix thiết kế V sử dụng tài nguyên toàn cầu PCLK.
Để xác định xem một thiết kế được biên dịch với phần mềm Quartus II phiên bản 12.1 có bị ảnh hưởng bởi những vấn đề này:
- Sao lưu cơ sở dữ liệu thiết kế.
- Mở thiết kế trong phần mềm Quartus II phiên bản 12.1, sau đó xuất cơ sở dữ liệu. Trên menu Dự án, nhấp Vào Xuất Cơ sở dữ liệu. Khi bạn được nhắc, xuất cơ sở dữ liệu sang thư mục export_db đề xuất.
- Khởi động phần mềm Quartus II phiên bản 12.1 SP1 trở lên.
- Mở dự án. Khi bạn được nhắc có ghi đè lên phiên bản cơ sở dữ liệu cũ hơn hay không, nhấp vào Có và nhập cơ sở dữ liệu từ thư export_db hành.
- Chạy bộ phân tích thời gian TimeQuest trên thiết kế.
Nếu có vi phạm thời gian, hãy chạy Fitter trong phần mềm Quartus II phiên bản 12.1 SP1 trở lên để đóng thời gian trên thiết kế.