Đối với các trường hợp đồng hồ TSE của bạn được nguồn từ logic nội bộ mà một create_clock Hoặc create_generated_clock chuyển nhượng đã tồn tại sau đó bạn được yêu cầu sửa đổi tệp TSE sdc để xóa các bài tập đồng hồ cho các đồng hồ này.
Ví dụ:
Trong trường hợp đồng hồ đầu vào TSE "clk" được cho ăn bởi PLL nội bộ thay vì chân đồng hồ cấp cao nhất thì bạn sẽ nhận được một cảnh báo như lời cảnh báo dưới đây trong quá trình phân tích thời gian:
Cảnh báo: Bộ lọc bị bỏ qua tse_constraints.sdc(363): không thể kết hợp clk với một cổng
**Lưu ý rằng số dòng có thể khác nhau tùy thuộc vào cấu hình lõi TSE của bạn.
Lý do cho cảnh báo là tệp TSE sdc chứa một create_clock chuyển nhượng cho đầu vào "clk" không còn cần thiết khi cổng "clk" của lõi TSE hiện được cho ăn từ đầu ra PLL vốn đã bị hạn chế.
Để tránh cảnh báo, chỉ cần bình luận create_clock hạn chế vì không bắt buộc.
Giải pháp trên áp dụng cho bất kỳ đồng hồ TSE nào được cung cấp từ logic nội bộ chứ không phải là chân cấp cao nhất.
Giới hạn này được lên lịch để được giải quyết trong bản phát hành tương lai của IP Ethernet Tốc độ gấp ba.