ID bài viết: 000077130 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 20/12/2012

Làm cách nào để quyết định thời điểm bù đắp cho độ trễ gói không phù hợp (Package Deskew) khi định tuyến các dấu vết bo mạch cho giao diện bộ nhớ của tôi?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Quầy làm việc đóng gói không bắt buộc đối với bất kỳ giao thức bộ nhớ nào hoạt động ở 800 MHz hoặc dưới đây.

Độ phân giải

Đối với thiết kế DDR3 và RLDRAM3 hoạt động trên 800 MHz, Intel khuyến nghị bạn nên chạy phân tích thời gian với các tham số nghiêng bo mạch được nhập chính xác trong trình chỉnh sửa tham số sở hữu trí tuệ (IP). Chỉ khi bạn nhận được các hành vi vi phạm thời gian không lõi trong báo cáo Thời gian 'Báo cáo DDR', thì bạn nên áp dụng các bước được đề cập trong phần 'Quầy làm việc gói' của Tập 2 Chương 4 của Sổ tay EMIF. Khuyến nghị có thể khác với giải pháp được hiển thị trong Sổ tay Giao diện Bộ nhớ Ngoài. Intel đang trong quá trình cập nhật sổ tay.

Các sản phẩm liên quan

Bài viết này áp dụng cho 25 sản phẩm

FPGA SoC Arria® V ST
FPGA Cyclone® III LS
FPGA Stratix® IV E
FPGA Stratix® V
FPGA Cyclone® V GT
FPGA Cyclone® III
FPGA Stratix® V GX
FPGA Cyclone® IV GX
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA Stratix® V GT
FPGA Arria® V GT
FPGA Stratix® IV GX
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Arria® V GX
FPGA Stratix® IV GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V ST
FPGA Cyclone® IV E
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V SE

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.