Tại sao tRCD lớn hơn dự kiến với bộ điều khiển DDR3 UniPHY của...

Môi Trường

ID Lỗi: 1408187093

Phiên bản Quartus

Phiên bản đăng ký Intel®Intel® Quartus® II

Phiên bản tìm thấy: 11.1

Sở hữu trí tuệ FPGA

Bộ điều khiển DDR3 SDRAM với IP FPGA Intel® UniPHY

Phiên bản tìm thấy: 11.1 Phiên bản sửa lỗi: 0.0

Mô tả

Bạn có thể thấy độ trễ tRCD lớn hơn dự kiến trong bộ điều khiển bộ nhớ tốc độ một phần tư DDR3 UniPHY khi các giao dịch được tạo bởi đồng hồ bộ điều khiển, đang chạy ở một phần tư tốc độ xung nhịp bộ nhớ (1 ctl_clk = 4 mem_ck).

Độ phân giải

Bộ điều khiển có khả năng đưa ra 2 lệnh cho mỗi đồng hồ bộ điều khiển, các lệnh một hàng như ACTIVATE hoặc PRECHARGE và lệnh một cột như WRITE hoặc READ. Khi tRCD là 11 đề cập đến 11 mem_ck hoặc 2,75 (11/4) ctl_clk.

Giá trị này được làm tròn lên đến 3 ctl_clk hoặc 12 mem_ck. Ngoài ra, mỗi xung nhịp điều khiển có thể được chia thành bốn pha, một pha cho mỗi chu kỳ mem_ck xảy ra trên mỗi xung nhịp điều khiển. Bộ điều khiển được thiết kế để gửi các lệnh hàng trong giai đoạn một và các lệnh cột trong giai đoạn ba của mỗi chu kỳ đồng hồ của bộ điều khiển. Điều này làm tăng thêm 2 mem_ck độ trễ cho tRCD. Trong ví dụ này, độ trễ cuối cùng cho tRCD là 12, 2 hoặc 14 mem_ck.

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA Stratix® V GS

FPGA Arria® V GZ

FPGA SoC Arria® V SX

FPGA SoC Cyclone® V ST

FPGA SoC Cyclone® V SX

FPGA Cyclone® V GT

FPGA Stratix® V GX

FPGA Stratix® V GT

FPGA Cyclone® V GX

FPGA SoC Arria® V ST

FPGA Arria® V GX

FPGA Arria® V GT

FPGA SoC Cyclone® V SE

FPGA Cyclone® V E

FPGA Stratix® V E

Chọn ngôn ngữ của bạn

Sử dụng tìm kiếm trên Intel.com

Liên kết nhanh

Các tìm kiếm gần đây

Tìm kiếm chuyên sâu

Chỉ tìm kiếm trong

Tại sao tRCD lớn hơn dự kiến với bộ điều khiển DDR3 UniPHY của tôi?

Môi Trường

Cần thêm trợ giúp?

Tuyên bố miễn trừ trách nhiệm