ID bài viết: 000077059 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 20/01/2014

Làm cách nào để xóa hoàn toàn tính bi quan của Đường dẫn đồng hồ chung cho Giao diện đầu ra đồng bộ nguồn được căn chỉnh cạnh của tôi?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do có vấn đề trong phần mềm Quartus® II phiên bản 13.1 trở lên, TimeQuest™ Timing Analyzer loại bỏ số lượng pessmism Common Clock Path (CCPP) không đủ cho Giao diện đầu ra đồng bộ nguồn được liên kết cạnh.

Đối với các trường hợp nguồn đồng hồ đến trực tiếp từ chân đầu vào thì không có CCPP nào bị xóa.
Đối với các trường hợp nguồn đồng hồ từ PLL thì không có CCPP nào bị xóa cho đường dẫn đồng hồ giữa đầu ra PLL và điểm đến của nó.

 

Độ phân giải

Để giải quyết vấn đề này, tài khoản thủ công cho bất kỳ CCPP nào không được Tự động xóa bởi TimeQuest Timing Analyzer bằng cách làm theo các bước sau:

1) Chạy lệnh report_timing cho mỗi đường dẫn đầu ra và bao gồm tùy chọn -show_routing
2) Tính tổng CCPP bằng cách so sánh sự khác biệt giữa các yếu tố phổ biến của đường dẫn xung giờ từ các phần "đường dẫn đến dữ liệu" và "đường dẫn yêu cầu dữ liệu" của báo cáo thời gian
3) Tính theo cách thủ công giá trị này vào kết quả phân tích thời gian của bạn

Sau đó, tổng số CCPP phải được tính bằng cách thủ công vào kết quả phân tích thời gian của bạn.

Nếu TimeQuest Timing Analyzer đã chiếm một lượng bi quan về đồng hồ, điều này sẽ được trừ khỏi tổng số tiền được tính từ các bước trên.

Vấn đề này được lên lịch sẽ được khắc phục cho các dòng thiết bị trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Thiết bị có thể lập trình Intel®

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.