ID bài viết: 000076783 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/12/2020

Có vấn đề gì xảy ra với đầu ra master_reset của thành phần JTAG sang Avalon Master Bridge khi sử dụng Intel® Stratix® 10 FPGA hoặc Intel Agilex® 7 không?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® JTAG đến Cầu chính Avalon
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Có thể, do một vấn đề đã biết ở Phiên bản Phần mềm Intel® Quartus® Prime phiên bản Pro phiên bản 20.4 trở lên, đầu ra master_reset của thành phần JTAG sang thành phần Avalon Master Bridge có thể không ổn định và tạo ra các hủy bỏ cài đặt lại bất ngờ khi được sử dụng trong các thiết bị Intel® Stratix® 10 FPGA hoặc Intel Agilex® 7.

    Điều này là do logic JTAG tạo ra đầu ra đặt lại không đồng bộ này không được đặt lại sau cấu hình và do không biết trạng thái ban đầu của thanh ghi, nên hành vi của đầu ra đặt lại này không thể đoán trước sau cấu hình thiết bị.

    Độ phân giải

    Không sử dụng đầu ra master_reset của JTAG sang IP Cầu chính Avalon làm nguồn đặt lại cho bất kỳ logic nào khi sử dụng Intel® Stratix® 10 FPGA hoặc thiết bị Intel Agilex® 7.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    Intel® Agilex™ FPGA và SoC FPGA
    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.