Trong thiết kế ví dụ JESD204B nhắm Intel® Arria® 10 hoặc Intel® Stratix® 10 thiết bị, thành phần ATX PLL chia sẻ tần số đồng hồ tham chiếu tương tự với tần số đồng hồ CDR.
Đối với chế độ song công (Đường dẫn dữ liệu: Song công), bạn có thể chọn một đồng hồ tham chiếu hợp lệ từ menu thả xuống PLL/CDR Reference Clock Frequency trong trình chỉnh sửa tham số IP.
Đối với chế độ simplex TX (Đường dẫn dữ liệu: Máy phát), menu thả xuống không khả dụng cho lựa chọn. Thế hệ thiết kế ví dụ sẽ lấy tần số đồng hồ tham chiếu hợp lệ trước đó từ trình thả xuống. Điều này có thể gây ra lỗi trong quá trình tạo thiết kế.
Để tránh lỗi này cho tạo thiết kế mẫu simplex TX, hãy làm theo trình tự bên dưới khi định cấu hình các tham số IP JESD204B:
Nhập tốc độ Dữ liệu mong muốn.
Chọn một đồng hồ tham chiếu hợp lệ từ menu thả xuống của Tần số tham chiếu PLL/CDR**.
Chọn đường dẫn dữ liệu: Máy phát
Cấu hình phần còn lại của các tham số.
** Vui lòng tham khảo Bảng dữ liệu thiết bị Intel Arria® 10/Intel® Stratix® 10 để biết tần số đồng hồ tham chiếu hợp lệ của PLL ATX.
Sự cố này được khắc phục bắt đầu với Intel® Quartus® Prime Pro Software phiên bản 17.1