Intel® Stratix® 10 SerialLite III Streaming Design Example không thể biên dịch do lỗi fPLL.

Khi sử dụng ví dụ thiết kế phát trực tuyến lõi IP Intel® Stratix® SerialLite III 10, có thể thấy lỗi fPLL sau tùy thuộc vào tần số xung xung tham chiếu của bộ thu phát đang được sử dụng.

Lỗi: altera_sl3_fpll.altera_sl3_fpll: Vi phạm giới hạn K cho chế độ tự động. Sự xuất hiện phổ biến nhất của lỗi này là khi kết hợp tần số refclk và đầu ra có thể được tổng hợp trong chế độ số nguyên và người dùng đã chọn chế độ phân số.

Để giải quyết vấn đề này, hãy sửa đổi và tái tạo tệp altera_sl3_fpll.ip theo cách thủ công.

Sử dụng Qsys, mở và chỉnh sửa tệp FPLL thiết kế ví dụ nằm trong:

\ed_synth\altera_sl3_fpll.ip

Hủy chọn tùy chọn "Bật chế độ phân số ", tạo lại IP và biên dịch lại.

Sự cố này đã được khắc phục trong phiên bản 17.1 của phần mềm Intel® Quartus® Prime.