ID bài viết: 000076599 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/02/2012

Ví dụ thiết kế cho Arria V với giao diện bộ nhớ cứng sử dụng đồng hồ sai

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Vấn đề này ảnh hưởng đến DDR2 và DDR3, QDR II và RLDRAM II Sản phẩm.

    Cấu tạo giao diện bộ nhớ cứng trong Arria V hỗ trợ đồng hồ tốc độ lên đến 267 MHz. Thiết kế ví dụ được cung cấp với IP là tốc độ , pll_afi_clkở mức 533 MHz. Thiết kế ví dụ nên được thay thế bằng cách thay pll_half_afi_clk thế.

    Độ phân giải

    Giải pháp cho vấn đề này là sửa đổi thiết kế mẫu để sử dụng pll_half_afi_clk thay vì pll_afi_clk as the clock.

    Vấn đề này sẽ được khắc phục trong một phiên bản trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Arria® V và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.