** Thông tin cảnh báo (37) trong khu vực được bảo vệ.

Môi Trường

Sở hữu trí tuệ FPGA

Mô phỏng

Mô tả Bạn có thể gặp phải cảnh báo trên trong khi mô phỏng bộ điều khiển bộ nhớ DDR3 UniPHY dựa trên VHDL với ModelSim. Khi bộ điều khiển bộ nhớ DDR3 được tạo ra trong VHDL, tất cả các sụn con Verilog và SystemVerilog được mã hóa để cho phép mô phỏng bằng trình mô phỏng một ngôn ngữ duy nhất. Nếu một cảnh báo xảy ra trong fileset được mã hóa, một thông báo khó hiểu như ở trên sẽ được tạo ra.

Độ phân giải

Hãy chắc chắn rằng các tệp DDR3 đang được biên dịch theo thứ tự được chỉ định trong tệp msim_setup.tcl trong thư _sim tin. Bất kỳ tệp nào được biên dịch không đúng yêu cầu có thể dẫn đến cảnh báo trên.

Nếu bạn vẫn thấy cảnh báo trên sau khi biên dịch các tệp theo thứ tự chính xác, bạn sẽ cần tạo bộ điều khiển bộ nhớ DDR3 UniPHY dựa trên Verilog và sử dụng các tệp Verilog và SystemVerilog không được mã hóa thay cho tập tin được mã hóa để tách nguồn của cảnh báo. Điều này yêu cầu trình mô phỏng bằng ngôn ngữ kép như ModelSim SE.

Các sản phẩm liên quan

Bài viết này áp dụng cho 19 sản phẩm

FPGA Cyclone® V GT

FPGA SoC Cyclone® V SX

FPGA Stratix® V GX

FPGA Stratix® V GT

FPGA Cyclone® V GX

FPGA Stratix® V GS

FPGA Arria® V GZ

FPGA SoC Arria® V SX

FPGA SoC Cyclone® V ST

FPGA SoC Arria® V ST

FPGA Arria® V GX

FPGA Arria® V GT

FPGA Stratix® IV GX

FPGA Stratix® III

FPGA Stratix® IV GT

FPGA Cyclone® V E

FPGA Stratix® V E

FPGA SoC Cyclone® V SE

FPGA Stratix® IV E

Chọn ngôn ngữ của bạn

Sử dụng tìm kiếm trên Intel.com

Liên kết nhanh

Các tìm kiếm gần đây

Tìm kiếm chuyên sâu

Chỉ tìm kiếm trong

** Thông tin cảnh báo (37) trong khu vực được bảo vệ.

Môi Trường

Cần thêm trợ giúp?

Tuyên bố miễn trừ trách nhiệm