ID bài viết: 000076487 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/07/2020

Tại sao có sự không khớp trong kết quả đầu ra Intel® FPGA IP FFT trong mô phỏng giữa mô hình MATLAB* do IP tạo và mô hình HDL?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
  • IP FPGA Intel® FFT
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố với FFT Intel® FPGA IP phiên bản 19.1, bạn có thể quan sát sự cố trên trong mô phỏng nếu Chiều rộng Đầu ra Dữ liệu của IP không được cấu hình thành chiều rộng được hỗ trợ tối đa.

    Độ phân giải

    Để khắc phục sự cố này, cấu hình chiều rộng đầu ra dữ liệu chiều rộng tối đa được hỗ trợ trong IP.

    Sự cố này hiện không được lên kế hoạch để được khắc phục trong phiên bản tương lai của FFT Intel® FPGA IP.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 10 sản phẩm

    FPGA Arria® V và FPGA SoC
    FPGA Stratix® IV
    FPGA Arria® II
    FPGA Intel® MAX® 10
    FPGA Cyclone® IV
    FPGA Stratix® V
    FPGA Intel® Stratix® 10 và FPGA SoC
    FPGA Cyclone® V và FPGA SoC
    FPGA Intel® Cyclone® 10
    FPGA Intel® Arria® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.