ID bài viết: 000076484 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 06/03/2019

Tại sao có độ rộng cổng không phù hợp khi tôi cố gắng kết nối đầu ra bộ mã hóa trực tiếp với đầu vào bộ giải mã của lõi Intel® FPGA IP LDPC?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Kiểm tra chẵn lẻ Mật độ thấp (LDPC) IP FPGA Intel® IP-LDPC
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Đầu ra của bộ mã hóa lõi Intel® FPGA IP LDPC không thể kết nối trực tiếp với đầu vào của bộ giải mã lõi Intel FPGA IP LPDC. Dữ liệu đầu ra của bộ mã hóa sẽ cần phải trải qua tỷ lệ tương thích nhật ký (LLR) và chuyển đổi bit mềm trước khi nhập vào đầu vào của bộ giải mã. Bạn sẽ cần tạo logic chuyển đổi bằng logic mềm.

    Độ phân giải

    Không có giải pháp cần thiết.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 10 sản phẩm

    FPGA Cyclone® IV
    FPGA Cyclone® V và FPGA SoC
    FPGA Intel® MAX® 10
    FPGA Intel® Stratix® 10 và FPGA SoC
    FPGA Stratix® V
    FPGA Stratix® IV
    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Intel® Cyclone® 10
    FPGA Arria® V và FPGA SoC
    FPGA Arria® II

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.