ID bài viết: 000076316 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 23/05/2017

Tại sao tín hiệu rx_pcs_ready và bit[0] của thanh ghi PHY_RXPCS_STATUS (offset 0x326) không được hiển thị cho các lõi IP Ethernet Intel Độ trễ thấp 40 và 100 Gbps?

Môi Trường

  • 40G 100G Ethernet Độ trễ thấp
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vấn đề với các lõi IP Ethernet Intel® Low 40- và 100-Gbps, rx_pcs_ready và bit[0] của thanh ghi PHY_RXPCS_STATUS sẽ không hiển thị trong quá trình đào tạo liên kết, nếu bit[0] của thanh ghi PHY_SCLR_FRAME_ERROR (offset 0x324) được đặt.

    Độ phân giải

    Bit[0] thanh ghi PHY_SCLR_FRAME_ERROR chỉ được đặt khi đọc thanh ghi PHY_FRAME_ERROR (bù giờ cho 0x323). Nó nên được hủy bỏ ngay sau khi đọc thanh ghi PHY_FRAME_ERROR hành (offset 0x323).

    Điều này không được dự kiến sẽ được cố định trong bất kỳ bản phát hành phần mềm Quartus® Prime nào trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.