Đã biết vấn đề xảy ra khi sử dụng Bộ điều khiển Cấu hình lại PLL Intel® FPGA IP với ALTLVDS Intel® FPGA IP ở chế độ PLL ngoài, trong phần mềm Quartus® II phiên bản 14.0 khi sử dụng các thiết bị Arria® V, Cyclone® V và Stratix® V.
Sau khi biên dịch và lắp thiết kế, bạn có thể thấy rằng chu kỳ công suất của bộ đếm C1 được báo cáo trong Bộ phân tích Thời gian không khớp với phép tính được mô tả trong giải pháp liên quan cho tốc độ dữ liệu do người dùng xác định.
Để giải quyết vấn đề này, Bộ điều khiển Cấu hình lại PLL phải được ngắt kết nối khỏi IP PLL bên ngoài đang điều khiển bộ điều khiển ALTLVDS Intel FPGA IP.
Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Intel® Quartus® mềm mới.