ID bài viết: 000076079 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/11/2014

Tại sao máy tính ALTLVDS_TX Intel® FPGA IP với PLL bên ngoài không hoạt động chính xác trong các thiết bị Arria® V, Cyclone® V và Stratix® V khi sử dụng phần mềm Quartus® II phiên bản 14.0?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Đã biết vấn đề xảy ra khi sử dụng Bộ điều khiển Cấu hình lại PLL Intel® FPGA IP với ALTLVDS Intel® FPGA IP ở chế độ PLL ngoài, trong phần mềm Quartus® II phiên bản 14.0 khi sử dụng các thiết bị Arria® V, Cyclone® V và Stratix® V.

    Sau khi biên dịch và lắp thiết kế, bạn có thể thấy rằng chu kỳ công suất của bộ đếm C1 được báo cáo trong Bộ phân tích Thời gian không khớp với phép tính được mô tả trong giải pháp liên quan cho tốc độ dữ liệu do người dùng xác định.

    Độ phân giải

    Để giải quyết vấn đề này, Bộ điều khiển Cấu hình lại PLL phải được ngắt kết nối khỏi IP PLL bên ngoài đang điều khiển bộ điều khiển ALTLVDS Intel FPGA IP.

    Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Intel® Quartus® mềm mới.

     

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 15 sản phẩm

    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX
    FPGA Stratix® V GX
    FPGA Arria® V GX
    FPGA Cyclone® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA Arria® V GZ
    FPGA Cyclone® V E
    FPGA Cyclone® V GX
    FPGA Arria® V GT
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.