ID bài viết: 000075991 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/09/2014

Có vấn đề nào đã biết với việc đôi khi khớp rxvalid khi FIFO Rate Match thực hiện thao tác chèn SKP khi sử dụng GEN3 soft PIPE trên Stratix thiết bị V GX không?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Có thể, có một vấn đề đã biết trong PCI Express Gen3 soft PIPE trong đó rxvalid đôi khi được deasserted khi FIFO Rate Match thực hiện chèn SKP trên thiết bị Stratix® V GX.

    Vấn đề này được thấy trong các hệ thống không sử dụng đồng hồ tham chiếu chung. Không có vấn đề nào xảy ra khi sử dụng đồng hồ thông thường.

    Độ phân giải

    Để giải quyết vấn đề này, bỏ qua tín hiệu rxvalid trong khi chèn SKP và thay vào đó sử dụng rxstatus trên giao diện PIPE để biết khi nào một ký tự SKP được chèn (rxstatus = 001).

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® V
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.