Có thể thấy lỗi này trong quá trình tổng hợp các hệ thống Qsys tạo ra VHDL do sự cố trong phần mềm Quartus® II phiên bản 13.0. Một loại dữ liệu không chính xác "tích cực" được truyền bởi ghi HDL khiến tuyên bố thành phần VHDL không tương thích.
Để khắc phục vấn đề này trong phần mềm Quartus II phiên bản 13.0:
- Chọn Verilog để tổng hợp trong GUI Qsys
Hoặc
- Chỉnh < tên thành phần>_hw.tcl cho IP đã thực hiện trong trình chỉnh sửa văn bản và thay đổi loại tham số từ "tích cực" sang số nguyên"
Vấn đề này hiện đang được lên kế hoạch sẽ được khắc phục cho phiên bản tương lai của Phần mềm Quartus II.