Nếu Bộ điều khiển SDRAM DDR2(3) với UniPHY được triển khai trong Qsys, được định cấu hình để không sử dụng sức mạnh của 2 Avalon® bus dữ liệu, chỉ có thể thực hiện một kết nối giữa giao diện chính và giao diện phụ trên bộ điều khiển DDR2(3). Bạn sẽ thấy thông báo trên nếu bạn kết nối 2 bậc thầy với Bộ điều khiển SDRAM DDR2(3).
Nếu cần nhiều kết nối cho giao diện phụ Avalon trên Bộ điều khiển DDR2(3), tăng kích thước của tín hiệu dữ liệu ghi và đọc của các bậc thầy thành sức mạnh lớn hơn của 2 và triển khai một thanh đệm bus đơn giản (thành phần tùy chỉnh) giữa các kết nối Master và giao diện nô lệ trên bộ điều khiển DDR2(3). Đệm sẽ đơn giản đi qua tất cả các tín hiệu, trừ dữ liệu ghi và đọc.
Đối với dữ liệu ghi, gasket sẽ chỉ đi qua số bit dữ liệu bắt buộc. Ví dụ: nếu giao diện bộ nhớ mong muốn là 72 bit, độ rộng dữ liệu của bộ điều khiển nửa tốc độ sẽ là 288. Bậc thầy sẽ làm tròn bus dữ liệu lên 512 và đệm dữ liệu ghi với 224 '0's và đệm sẽ đơn giản đi qua 288 bit cần thiết.
-- gửi bit dữ liệu mong muốn đến DDR thông qua giao diện chính của gasket
avm_m0_writedata <= avs_s0_writedata(287 xuống còn 0);
Để đọc dữ liệu, đệm sẽ đệm 288 bit đầu với '0's.
-- tạo liên tục pad
tỷ PAD_DATA: std_logic_vector(287 giảm xuống 0) := (các tỷ lệ khác => '0');
- gửi dữ liệu đọc đến bậc thầy thông qua giao diện thụ động của gasket
avs_s0_readdata <= PAD_DATA & avm_m0_readdata