Mô tả
Bạn có thể nhận được thông báo cảnh báo này nếu (các) xung lượng đầu ra PLL không bị hạn chế đúng trong tệp SDC.
Hạn chế tất cả đồng hồ đầu ra PLL theo một trong các cách sau:
1. Sử dụng 'derive_pll_clocks' để tự động hạn chế đồng hồ đầu ra PLL, hoặc
2.Sử dụng 'create_generated_clock' để hạn chế đồng hồ đầu ra PLL riêng lẻ.
Tham khảo Phân tích hiệu năng FPGA PLL hiệu năng cao với TimeQuest (PDF) để biết thêm chi tiết về phân tích PLL với TimeQuest.