ID bài viết: 000075656 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 12/03/2021

Tại sao® IP được ánh xạ bộ nhớ Avalon® và Bộ nhớ Avalon® intel L-tile và H-tile cho PCI Express* quan sát lỗi/liên kết có thể sửa chữa khi hoạt động ở chế độ Cổng gốc Thế hệ thứ 3?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng Avalon-ST Intel® Stratix® 10 cho PCI Express*
  • IP cứng Avalon-MM Intel® Stratix® 10 cho PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Khi sử dụng IP được ánh xạ bộ nhớ Avalon® và truyền phát trực tuyến Intel® L-tile và H-tile Avalon® cho PCI Express* ở chế độ Cổng gốc Thế hệ thứ 3, có thể sửa lỗi hoặc liên kết xuống đào tạo do cài đặt bit cài đặt bit đặt trước tối ưu phụ cho PCIe* Cổng ngược dòng (USP)/Cổng xuôi (DSP) Gen3 IP gốc trên cả tile H và L.

    Độ phân giải

    Không có giải pháp nào giải quyết vấn đề này tồn Intel® Quartus® Prime phiên bản 20.2 trở lên.

    Sự cố này đã được khắc phục Intel® Quartus® Prime phiên bản 20.3 trở lên.

    Nếu nâng cấp từ phiên bản phần mềm cũ hơn, IP phải được tạo sạch để tránh báo cáo các cài đặt tối ưu hóa phụ trước đó.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 NX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.