ID bài viết: 000075653 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 12/09/2014

Lỗi: Tham số 'output_clock_frequency' của bộ đếm đầu ra PLL được đặt thành giá trị bất hợp pháp của <clock frequency=""> trên nút gpll~PLL_OUTPUT_COUNTER'</clock>

Môi Trường

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể gặp phải lỗi này trong phần mềm Quartus® II khi Cấp tốc độ thiết bị được chọn trong Vòng lặp lõi khóa pha Altera (Altera PLL) IP MegaCore® không khớp với cấp tốc độ của thiết bị Stratix® V, Arria® V hoặc Cyclone® V mục tiêu của bạn.

    Độ phân giải Đảm bảo Cấp tốc độ thiết bị được chọn trong Altera Lõi PLL IP MegaCore khớp với cấp tốc độ của thiết bị mục tiêu của bạn.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 18 sản phẩm

    FPGA Arria® V GZ
    FPGA SoC Cyclone® V SX
    FPGA Stratix® V
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V và FPGA SoC
    FPGA Arria® V GT
    FPGA SoC Arria® V SX
    FPGA Cyclone® V và FPGA SoC
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.