Tại sao tôi không thể sử dụng Bộ thu phát Intel® Quartus® Prime với Intel Interlaken (Thế hệ thứ 2) cho Ví dụ thiết kế Intel FPGA IP trên Intel Stratix® 10?

Do sự cố trong Intel Interlaken (Thế hệ thứ 2) cho Ví dụ thiết kế Intel FPGA IP được tạo ra trong Phần mềm Intel® Quartus® Prime phiên bản Pro phiên bản 21.1, tín hiệu mgmt_clk có bài tập chân ảo ngăn bộ công cụ Bộ thu phát được chỉ định vào chân thiết bị.

Để khắc phục vấn đề này, hãy mở Quartus Settings File (.qsf) của Intel Interlaken (Thế hệ thứ 2) cho Ví dụ thiết kế Intel FPGA IP và thay thế các tác vụ chân ảo sau đây bằng một tác vụ sang tín hiệu xung giờ 100MHz trên PCB của bạn.

Thay thế bài tập này.

set_instance_assignment -name VIRTUAL_PIN BẬT -to mgmt_clk

Bạn cũng nên đảm bảo rằng bạn đánh dấu tùy chọn "Bật Điểm cuối chính gỡ lỗi PHY (NPDME)" khi tạo Intel Interlaken (Thế hệ thứ 2) cho Ví dụ thiết kế Intel FPGA IP mềm.

Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Pro/Phiên bản Tiêu chuẩn phiên bản 21.3.