Do có vấn đề trong phần mềm Quartus® II 12.1 SP1 và cũ hơn, bạn có thể thấy lỗi này khi chạy Trình phân tích Logic SignalTap™ II. Sự cố này xảy ra do tối ưu hóa không chính xác của đường dẫn JTAG TDO. Vấn đề này ảnh hưởng đến các thiết kế Stratix® các thiết bị Stratix® V, Arria® V Cyclone® V.
Để tránh vấn đề này, hạn chế đúng đường dẫn JTAG TDO và biên dịch lại thiết kế của bạn. Để hạn chế đúng đường dẫn JTAG TDO, thêm các hạn chế sau vào tệp Hạn chế Thiết kế Synopsys (.sdc) của bạn.
if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }
Vấn đề này đã được khắc phục và đường dẫn bị hạn chế chính xác bắt đầu với phần mềm Quartus II phiên bản 13.0.