ID bài viết: 000075429 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 20/05/2013

Lỗi (261003): Không thể tiếp tục giao tiếp JTAG đã thiết lập. Kết nối lại cáp và thiết bị truyền thông

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II 12.1 SP1 và cũ hơn, bạn có thể thấy lỗi này khi chạy Trình phân tích Logic SignalTap™ II. Sự cố này xảy ra do tối ưu hóa không chính xác của đường dẫn JTAG TDO. Vấn đề này ảnh hưởng đến các thiết kế Stratix® các thiết bị Stratix® V, Arria® V Cyclone® V.

    Độ phân giải

    Để tránh vấn đề này, hạn chế đúng đường dẫn JTAG TDO và biên dịch lại thiết kế của bạn. Để hạn chế đúng đường dẫn JTAG TDO, thêm các hạn chế sau vào tệp Hạn chế Thiết kế Synopsys (.sdc) của bạn.

    if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
    { set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }

    Vấn đề này đã được khắc phục và đường dẫn bị hạn chế chính xác bắt đầu với phần mềm Quartus II phiên bản 13.0.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 15 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Arria® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.