ID bài viết: 000075351 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 01/06/2017

Làm cách nào để chỉnh sửa thanh ghi không gian cấu 0x24 thành 0x2C từ Stratix V, Arria V và Cyclone V Root Port PCIe HIP?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng Arria® V GZ cho IP FPGA Intel® PCI Express*
  • IP cứng Arria® V cho IP FPGA Intel® PCI Express*
  • IP cứng Avalon-MM Arria® V GZ cho IP FPGA Intel® PCI Express*
  • IP cứng Avalon-MM Stratix® V cho IP FPGA Intel® PCI Express*
  • IP cứng Avalon-MM Arria® V cho IP FPGA Intel® PCI Express*
  • IP cứng Avalon-MM Cyclone® V cho IP FPGA Intel® PCI Express*
  • IP cứng Cyclone® V cho IP FPGA Intel® PCI Express*
  • IP cứng Stratix® V cho IP FPGA Intel® PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® Prime, cấu hình thanh ghi 0x24, 0x28 và 0x2C của chế độ Cổng gốc PCI Express* IP cứng (PCIe* HIP) cho các thiết bị Stratix® V, Arria® V và Cyclone® V không thể ghi được. Tất cả 0 sẽ được trả lại từ các thanh ghi này.
    0x24: Cơ sở/Giới hạn Bộ nhớ có thể tìm nạp trước
    0x28: Bộ nhớ cơ sở tìm nạp trước trên 32 Bit
    0x2C: Giới hạn bộ nhớ có thể tải trước trên 32 Bit

    Độ phân giải

    Mở tệp /tổng hợp/.v với trình chỉnh sửa văn bản.
    Thay đổi '.prefetchable_mem_window_addr_width_hwtcl (0)' thành '.prefetchable_mem_window_addr_width_hwtcl (1)'.
    Đóng biên tập viên và biên dịch dự án Quartus.

    #Note vấn đề này chỉ dành cho cấu hình Cổng Gốc. Điểm cuối sử dụng các vị trí đăng ký này cho BAR5, ID thiết bị hệ thống con và bảo lưu/ID nhà cung cấp. Chúng được lập trình bởi máy chủ, ứng dụng người dùng không nên cố gắng lập trình các thanh ghi này. Trong cấu hình Điểm cuối, cần phải đọc tất cả các số 0 từ các thanh ghi này.

    Vấn đề này dự kiến sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Quartus Prime phiên bản Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Arria® V và FPGA SoC
    FPGA Stratix® V
    FPGA Cyclone® V và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.