ID bài viết: 000075119 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 16/07/2013

Lỗi: Lỗi Verilog HDL tại altera_irq_clock_crosser.sv(21): mô-đun "altera_irq_clock_crosser" không thể khai báo nhiều hơn một lần Tệp: <directory path="">/altera_irq_clock_crosser.sv Dòng: 21</directory>

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II phiên bản 12.1, bạn có thể thấy lỗi này trong quá trình tạo hệ thống Qsys sử dụng Logic Crosser Clock Crosser IRQ.

    Độ phân giải

    Để giải quyết vấn đề này, hãy làm theo các bước dưới đây:

    1. Mở tệp altera_irq_clock_crosser_hw.tcl nằm trong thư mục cài đặt Quartus II trong trình soạn thảo văn bản:
      \ip\altera\merlin\altera_irq_clock_crosser
    2. Xóa dòng: "set_module_property SIMULATION_MODEL_IN_VERILOG true"
    3. Thêm dòng: "add_file altera_irq_clock_crosser.sv {SYNTHESIS SIMULATION}"
    4. Lưu tệp và tạo lại hệ thống Qsys

    Sự cố này đã được khắc phục cho phần mềm Quartus II phiên bản 13.0 trở lên.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Thiết bị có thể lập trình Intel®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.