Mô tả
Bạn có thể nhận được cảnh báo này trong phần mềm Quartus® II khi tổng hợp một số nguyên chưa được ký trong Verilog HDL như được hiển thị trong ví dụ dưới đây:
reg [8:0] COUNT;
always @ (posedge CLK or posedge RST)
begin
COUNT = COUNT 1;
Bạn nhận được cảnh báo này vì 1 là chữ số nguyên không được định nghĩa mặc định là 32 bit.
Độ phân giải
Để tránh cảnh báo này, hãy sử dụng 1'b1 thay vì 1.
COUNT = COUNT 1'b1;