ID bài viết: 000074947 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 21/02/2014

Có thể bật hoặc tắt mạng Global Clock (GCLK) hoặc Regional clock (RCLK) truyền fPLLs trong các thiết bị Stratix® V, Arria® V hoặc Cyclone® V không?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Không, bạn không thể tự động bật hoặc tắt mạng Global Clock (GCLK) hoặc Regional clock (RCLK) điều khiển fPLLs trong các thiết bị Stratix® V, Arria® V hoặc Cyclone® V.

    Tuy nhiên, do có vấn đề trong phần mềm Quartus® II phiên bản 13.1 trở lên, nếu bạn sử dụng tín hiệu bật trên khối điều khiển đồng hồ điều khiển fPLL, việc biên dịch sẽ không bị lỗi.

     

    Độ phân giải

    Các phiên bản trong tương lai của phần mềm Quartus II được lên lịch để tạo ra thông báo lỗi/cảnh báo khi bạn sử dụng tín hiệu bật trên khối điều khiển đồng hồ điều khiển fPLL,

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 15 sản phẩm

    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE
    FPGA Arria® V GT
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.