ID bài viết: 000074387 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/08/2013

Bạn có thể gặp phải lỗi này trong các thiết bị thu phát Stratix® V và Arria® V GZ nếu bạn chưa kết nối cổng outclk_0 của Bộ thu phát PLL với cổng đầu vào ext_pll_clk của bộ thu phát PHY riêng khi ở chế độ PLL ngoài.

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể gặp phải lỗi dưới đây trong các thiết bị thu phát Stratix® V và Arria® V GZ nếu bạn chưa kết nối cổng outclk_0 của bộ thu phát PLL với cổng đầu vào ext_pll_clk của bộ thu phát PHY riêng khi ở chế độ PLL ngoài.

     

    Lỗi: Nút Bộ chia xung |altera_xcvr_native_sv:txcvr_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch:tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb' không được kết nối đúng cách trên cổng 'CLKCDRLOC'.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Arria® V GZ
    FPGA Stratix® V GS

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.