ID bài viết: 000074334 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao "bit khả năng che trong Thanh ghi trạng thái điều khiển MSI cấu hình PCIe trả về giá trị không chính xác của "1"?

Môi Trường

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bit "khả năng che" bit trong Thanh ghi trạng thái điều khiển MSI cấu hình PCIe phải trả lại giá trị "0", vì nó được gắn 2 phần cứng vào mặt đất.  Trong mô phỏng, nó trả về giá trị không chính xác của "1" do một lỗi trong phần mềm Quartus® II 9.0 SP2.  Cách khắc phục là sử dụng phần mềm Quartus II 9.1.

    Bạn có thể tham khảo Bảng 5-12 trong Hướng dẫn sử dụng Trình biên dịch PCI Express (PDF) để biết thêm thông tin về bit chức năng mặt nạ.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® IV GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.